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1.c企业发放的奖金根据利润提成。 2.c 计算器 3.c 班级通信录 4.c 求x的y方的低三位值 5.c a b 两数组分别正逆序相加

1.c企业发放的奖金根据利润提成。 2.c 计算器 3.c 班级通信录 4.c 求x的y方的低三位值 5.c a b 两数组分别正逆序相加

标签： 利润分计算器数组

上传时间： 2014-08-24

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s3c2410提供了5个16位的Timer（Timer0~Timer4）

s3c2410提供了5个16位的Timer（Timer0~Timer4），其中Timer0~Timer3支持Pulse Width Modulation—— PWM（脉宽调制）。Timer4是一个内部定时器（internal timer），

标签： Timer s3c2410

上传时间： 2013-12-16

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樣板 B 樹 ( B - tree ) 規則 : (1) 每個節點內元素個數在 [MIN,2*MIN] 之間, 但根節點元素個數為 [1,2*MIN] (2) 節點內元素由小排到大, 元素不

樣板 B 樹 ( B - tree ) 規則 : (1) 每個節點內元素個數在 [MIN,2*MIN] 之間, 但根節點元素個數為 [1,2*MIN] (2) 節點內元素由小排到大, 元素不重複 (3) 每個節點內的指標個數為元素個數加一 (4) 第 i 個指標所指向的子節點內的所有元素值皆小於父節點的第 i 個元素 (5) B 樹內的所有末端節點深度一樣

标签： MIN 元素 tree

上传时间： 2017-05-14

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~{JGR 8vQ IzWwR5SC5D2V?bD#DbO5M3~} ~{3v?b~} ~{Hk?b~} ~{2iQ/5H9&D\~} ~{?IRTWw@)3d~} ~{TZ~}JDK1.4.2~{OBM(9}~}

标签： IzWwR IRTWw JGR 8vQ

上传时间： 2015-02-22

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b to b 模式电子商务系统

b to b 模式电子商务系统，c# 开发 , B/S结构

标签： to 模式电子商务系统

上传时间： 2014-01-20

上传用户：hanli8870
回形数组 1 2 3 4 12 13 14 5 11 16 15 6 10 9 8 7

回形数组 1 2 3 4 12 13 14 5 11 16 15 6 10 9 8 7

标签： 12 11 10 13

上传时间： 2013-12-30

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欧几里德算法：辗转求余　　原理: gcd(a,b)=gcd(b,a mod b)　　当b为0时,两数的最大公约数即为a　　getchar()会接受前一个scanf的回车符

欧几里德算法：辗转求余　　原理: gcd(a,b)=gcd(b,a mod b)　　当b为0时,两数的最大公约数即为a　　getchar()会接受前一个scanf的回车符

标签： gcd getchar scanf mod

上传时间： 2014-01-10

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marvell cf8385 wifi driver CF8385-5.0.16.p0-26306-all.zip

marvell cf8385 wifi driver CF8385-5.0.16.p0-26306-all.zip

标签： 8385 marvell driver 26306

上传时间： 2014-01-19

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数据结构课程设计数据结构B+树 B+ tree Library

数据结构课程设计数据结构B+树 B+ tree Library

标签： Library tree 数据结构树

上传时间： 2013-12-31

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ADS8329 Verilog fpga 驱动源码 2.7V 至 5.5V 16 位 1MSPS 串

ADS8329 Verilog fpga 驱动源码，2.7V 至 5.5V 16 位 1MSPS 串行模数转换器 ADC芯片ADS8329数据采集的verilog代码，已经用在工程中，可以做为你的设计参考。( input clock, input timer_clk_r, input reset, output reg sample_over, output reg ad_convn, input ad_eocn, output reg ad_csn, output reg ad_clk, input ad_dout, output reg ad_din, output reg [15:0] ad_data_lock);reg [15:0] ad_data_old;reg [15:0] ad_data_new; reg [19:0] ad_data_temp; reg [15:0] ad_data;reg [4:0] ad_data_cnt;reg [4:0] ad_spi_cnt; reg [5:0] time_dly_cnt; parameter [3:0] state_mac_IDLE = 0, state_mac_0 = 1, state_mac_1 = 2, state_mac_2 = 3, state_mac_3 = 4, state_mac_4 = 5, state_mac_5 = 6, state_mac_6 = 7, state_mac_7 = 8, state_mac_8 = 9, state_mac_9 = 10, state_mac_10 = 11, state_mac_11 = 12, state_mac_12 = 13, state_mac_13 = 14, state_mac_14 = 15; reg [3:0] state_curr;reg [3:0] state_next;

标签： ads8329 verilog fpga 驱动

上传时间： 2022-01-30

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